zobovision HEIF图像编码器FPGA IP简介

HEIF/HEVC image EncoderFPGA/ASIC IP   

（zobovision HEIF图像编码器IP）

_{■ HEIF/HEVC图片编码FPGA/ASIC IP}

_{■ YUV420/400, 8Bit}

_{■ 画面尺寸最大可达16K*32K（可进一步扩展）}

_{■ 架构简洁，无需外部DDRx缓冲}

_{■ 高速编码，FPGA平台单IP实时1080P@60}

_{■ 帧编码周期数固定，和画面大小成正比，和画面内容及编码质量无关}

_{■ 接近零延迟码流输出，编码源输入完毕，码流即完成输出}

_{■ 无缓冲型CABAC熵编码，CTU层级固定周期即编即出，不累积}

_{■ 超高速CABAC编码，可达16bin/cycle，fmax保持高位}

_{■ 可独立运行，无需外部CPU支持}

_{■ 接口简洁，易于系统集成}

_{■ 超低延迟，系统整体延迟固定可控，提升产品体验}

_{■ 逻辑资源： ~75K LUTs (xilinx7series)/~65K ALUTs (intel A10）}

_{■ fmax:   ~280Mhz（xilinx 7series KU）}

技术亮点：

_{1.   得益速度可达16bin/cycle的超高速CABAC码流编码，打通了编码速度瓶颈，整体架构上实现了恒速编码，速度只和画面大小成线性关系，不依赖图像内容和编码质量设定，输出码率没有上限限制。}

_{2.   整体架构设计保证编码所有的功能模块在固定周期数内完成，无需外部DDRx缓冲，大大简化了系统集成难度，提高了可靠性。}

_{3.   由于恒速以及固定编码周期的架构设计，帧码流输出和编码源的延迟周期固定，只有几个CTU级别流水延迟，不超过1ms，接近零延迟，且延迟周期固定可计算。}

_{4.   超高画面尺寸支持，可无限扩展，且基本不增加逻辑资源，也无需外部缓冲。}

_{5.   高速编码，中档FPGA可实现单ip 1080P@60实时速度。}

_{6.   硬件架构尤其适合集成电路ASIC设计。}